ID de l'article: 000083196 Type de contenu: Messages d'erreur Dernière révision: 26/12/2018

Erreur (18510) : les < ovSOFTPCIE_TxP > de > du canal maître PIPE ne peuvent pas être placés à l’emplacement du canal HIP < PIN_xxxx > en raison des exigences de synchronisation.

Environnement

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez constater cette erreur lors de la compilation de l’émetteur-récepteur natif PHY 10 L-Tile/H-Tile Intel® Stratix® gen3 PIPE* en ciblant une vitesse de -2/3 Intel® Stratix® 10 périphériques à l’aide de l’IP dure Intel® Stratix® 10 pour l’emplacement des broches PCI* Express.

    Résolution

    Pour contourner ce problème, modifiez l’emplacement de l’émetteur-récepteur pour éviter ceux utilisés par l’IP dure Intel® Stratix® 10 ou passez la vitesse de l’appareil à -1.

    Cette erreur sera signalée lors de l’utilisation de Intel® Quartus® versions 17.0, 17.1 et 18.0 de l’édition Prime Pro lorsque vous ciblez une note de vitesse de -2 ou -3.

    Cette erreur a été corrigée à partir de Intel® Quartus® version 18.1 de Prime Pro.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.