Vous pouvez constater cette erreur lors de la compilation de l’émetteur-récepteur natif PHY 10 L-Tile/H-Tile Intel® Stratix® gen3 PIPE* en ciblant une vitesse de -2/3 Intel® Stratix® 10 périphériques à l’aide de l’IP dure Intel® Stratix® 10 pour l’emplacement des broches PCI* Express.
Pour contourner ce problème, modifiez l’emplacement de l’émetteur-récepteur pour éviter ceux utilisés par l’IP dure Intel® Stratix® 10 ou passez la vitesse de l’appareil à -1.
Cette erreur sera signalée lors de l’utilisation de Intel® Quartus® versions 17.0, 17.1 et 18.0 de l’édition Prime Pro lorsque vous ciblez une note de vitesse de -2 ou -3.
Cette erreur a été corrigée à partir de Intel® Quartus® version 18.1 de Prime Pro.