Pourquoi les instances Intel® FPGA IP Ethernet à trois vitesses transmettent et reçoivent de la PLL pour les E/S LVDS ne partagent pas la même PLL ?

Les instances Intel® FPGA IP Ethernet à trois vitesses transmettent et reçoivent la boucle PLL (phase-locked loop) pour les E/S LVDS ne partagent pas la même PLL.

Le correctif suivant fournit une solution permettant de s’assurer que la PLL de transmission et de réception des E/S LVDS peuvent partager la même PLL.

Téléchargez le logiciel Quartus® II approprié version 10.1SP1 du correctif 1.77 à partir des liens suivants :

• Logiciel Quartus II version 10.1SP1 correctif 1.77 pour Windows
• Logiciel Quartus II version 10.1SP1 correctif 1.77 pour Linux
• Logiciel Quartus II version 10.1SP1 ReadMe pour le correctif 1.77

Attention:

Vous devez soit avoir préalablement installé le logiciel Quartus II 10.1 SP1, soit installer le logiciel Quartus II 10.1 SP1 avant d’installer ce correctif. Sinon, le correctif ne sera pas installé correctement et le logiciel Quartus II ne s’exécutera pas correctement.

Une fois que vous avez installé le correctif, déconvoyez votre IP Ethernet Triple Speed Intel® FPGA avant de compiler votre conception.