Si vous créez un contrôleur mémoire haute performance DDR2 SDRAM de MegaWizard pour interfacer le module DIMM sur Stratix® Kit de développement III, vous remarquerez que vous tomberez en phase de calibrage et que vous ne pourrez pas entrer en mode utilisateur.
Lorsque vous générez le contrôleur SDRAM DDR2, le fichier SDC (_phy_ddr_timing.sdc) qui est généré a une valeur par défaut de 0,00 pour le paramètre t (additional_addresscmd_tpd) qui est le paramètre de l’adresse/commande de l’horloge de l’horloge de la carte.
définir t(additional_addresscmd_tpd) 0,000
Pour Stratix carte de développement III FPGA, cette valeur est de 0,750, vous devrez donc modifier la valeur de 0,00 à 0,750 dans le fichier SDC.
définir t(additional_addresscmd_tpd) 0,750
Mettre à jour le fichier SDC et recompiler Quartus® Projet logiciel II, la DIMM DDR2 SDRAM passe maintenant l’étape d’étalonnage et l’interface fonctionnera correctement.