Il est possible que vous constatiez les avertissements ci-dessus lors de la compilation du contrôleur SDRAM DDR2 ou DDR3 avec IP UniPHY dans Quartus II.
Cet avertissement se produit alors que Quartus II synthétise certains registres et logiques qui se sont connectés au signal « phy_ddio_oct_ena_pre_shift » en raison d’un bus non déclaré pour ce signal dans le nom _write_datapath.v. Cela mène à un comportement de commutation incorrect.
Le signal \ 'phy_ddio_oct_ena_pre_shift\ ' se trouve dans le signal ci-dessous dans le fichier _write_datapath.v avant leur affectation.
fil [AFI_DQS_WIDTH-1:0] phy_ddio_oct_ena_pre_shift ;