ID de l'article: 000083123 Type de contenu: Messages d'erreur Dernière révision: 05/06/2014

Avertissement (10230) : avertissement de cession HDL Verilog à *instance_name*_write_datapath.v(118) : valeur tronquée avec taille pour correspondre à la taille de la cible (1)

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous constatiez les avertissements ci-dessus lors de la compilation du contrôleur SDRAM DDR2 ou DDR3 avec IP UniPHY dans Quartus II.

    Cet avertissement se produit alors que Quartus II synthétise certains registres et logiques qui se sont connectés au signal « phy_ddio_oct_ena_pre_shift » en raison d’un bus non déclaré pour ce signal dans le nom _write_datapath.v.  Cela mène à un comportement de commutation incorrect.

     

    Résolution

    Le signal \ 'phy_ddio_oct_ena_pre_shift\ ' se trouve dans le signal ci-dessous dans le fichier _write_datapath.v avant leur affectation.

    fil [AFI_DQS_WIDTH-1:0] phy_ddio_oct_ena_pre_shift ;

    Produits associés

    Cet article concerne 9 produits

    FPGA Stratix® V E
    FPGA Stratix® II GX
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Stratix® IV E
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    FPGA Arria® II GZ
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    Avertissement

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