ID de l'article: 000083094 Type de contenu: Messages d'erreur Dernière révision: 26/08/2014

Erreur :129001 décalage du port d’entrée sur atom « |dll_ctrl_a_wys », qui est un statixv_dll_offset_ctrl assor, n’est pas connecté et/ou configuré lentement

Environnement

    Logiciel Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que cette erreur se matérialise lorsque vous synthétisez le Intel® FPGA IP ALTDLL de Stratix® V FPGAs avec la version 13.1 du logiciel Quartus® II si vous activez le bloc de dll_offset_ctrl Instantiate et définissez de manière statique sur les options de contrôle du décalage de phase DLL A ou de bloc B de contrôle du décalage de phase DLL .

Résolution

Pour contourner cette erreur, procédez comme suit :

  1. Modifiez la valeur du paramètre dll_ctr_a_wys.use_offset du vrai au faux dans le fichier de variation .v .
  2. Ré-exécutez la synthèse.

Ce problème est résolu à partir de la version 14.1 du logiciel Quartus® II.

Produits associés

Cet article concerne 5 produits

FPGA Stratix® V GX
FPGA Stratix® V
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

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