ID de l'article: 000083089 Type de contenu: Dépannage Dernière révision: 29/05/2018

Pourquoi l’exemple de conception dynamique de l’IP Ethernet 25G échoue-t-il dans le timing de la conception dans Intel® Stratix®10 FPGA les périphériques ES1 et ES2 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans Intel® Quartus® version 18.0 du logiciel Prime Pro Edition, la conception par exemple dynamique de l’IP Ethernet 25G peut échouer la fermeture du timing.

    Les variantes affectées sont les suivantes :

    • Exemple de 25G avec IEEE 1588
    • Exemple de conception de la 10G/25G avec IEEE 1588
    • 25G avec IEEE 1588 Exemple de conception et DEaQUEEC
    • 10G/25G avec IEEE 1588 Exemple de conception et DEaQUEEC

     

     

    Résolution

    Lancez Design Space Explorer II et réalisez un balayage d’ensemencement pour obtenir la meilleure qualité de placement en conditionnant le Intel® Stratix® 10 FPGA le modèle de synchronisation n’en est encore qu’au stade préliminaire en attente de caractérisation technique.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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