ID de l'article: 000083071 Type de contenu: Dépannage Dernière révision: 20/05/2013

Horloges de référence incorrectes de l’émetteur-récepteur dans les variations CPRI IP Core RE

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans CPRI RE, l’horloge de référence PLL de l’émetteur-récepteur est pas connecté correctement.

    Ce problème empêche l’esclave RE de finaliser la négociation de liaison avec succès sur les appareils Arria V et Stratix V.

    Résolution

    Pour résoudre ce problème dans l’instance esclave CPRI RE qui cible un périphérique Arria V ou Stratix V, vous devez modifier le projet < nom>fichier _002.v après avoir généré votre Instance CPRI. Dans un éditeur de texte, effectuez les remplacements suivants :

    • Dans la connexion à l’émetteur-récepteur Rx inst_rx_xcvr (), remplacer pll_ref_clk (inst_cpri_phy_pll_inclk_clk) par le nouveau texte pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) .
    • Dans la connexion à l’émetteur-récepteur Tx inst_tx_xcvr () remplacer pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) par le nouveau texte pll_ref_clk (inst_cpri_phy_pll_inclk_clk) .

    Ce problème est résolu dans la version 12.1 de la fonction CPRI MegaCore.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA Stratix® V

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    Avertissement

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