L’IP matérielle Altera® Avalon®-MM pour PCI Express® générée à l’aide de Quartus® II version 14.0 et antérieures affiche un débit inférieur lorsque la configuration via le protocole (CvP) est activée. Le problème se produit car les compteurs de crédit dans l’IP matérielle PCIe et le pont Avalon-MM ne sont pas synchronisés.
Pour CvP, la périphérie PCIe est chargée avant que le fabric ne soit programmé. Une fois la périphérie programmée, le FPGA transmet et reçoit les paquets PCIe. Cette interaction incrémente le compteur de crédit dans l’IP matérielle PCIe. Peu de temps après, le fabric est chargé avec les valeurs des compteurs de crédit par défaut, ce qui provoque une incompatibilité entre les deux compteurs.
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® II.
Pour contourner ce problème dans Quartus® II version 14.0 et versions antérieures, effectuez la modification suivante dans RTL.
Dans le fichier altpciexpav_stif_tx_cntrl.v, remplacez la ligne suivante par :
np_header_avail_reg <= np_header_avail;
À:
np_header_avail_reg <= 1'b1;