ID de l'article: 000083020 Type de contenu: Dépannage Dernière révision: 29/05/2015

Pourquoi la simulation de la conception de l’exemple IP JESD204B échoue-t-elle lorsque le SOFT PCS est activé ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème connu dans Quartus® ii version 15.0 du logiciel, la simulation de la conception par exemple IP JESD204B peut tomber en panne avec les messages suivants s’ils sont générés en mode PCS soft :

    # Pattern Checker(s) : Aucune donnée valide trouvée !
    # JESD204B Tx Core(s) : erreurs(s) de liaison Tx trouvées !
    # JESD204B Rx Core(s) : OK !
    # TESTBENCH_FAILED : SIM A ÉCHOUÉ !

    Cette panne se produit parce que le paramètre PMA_WIDTH dans la PLL ATX est incorrectement défini pour la conception d’exemple du mode Soft PCS.


     

    Résolution Pour contourner cela, modifiez le paramètre PMA_WIDTH dans le script gen_ed_sim_*.tcl de 20 à 40, puis ré-exécutez le script.

    Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX

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