Panne de simulation post-fit VHDL sur Stratix périphériques V

Ce problème affecte les produits DDR2, DDR3, QDR II et RLDRAM II.

Des messages d’erreur semblables à ceux-ci peuvent se produire lors de l’exécution Simulation post-fit des conceptions VHDL :

# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612): (vcom-1035) Formal port "clkin" has OPEN or no actual associated with it. # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040): VHDL Compiler exiting.

La solution à ce problème est de modifier la liste de netlist post-fit, comme suit :

1. Ouvrez le fichier de netlist post-fit .v<b> un éditeur de texte.
2. Localisez et supprimez la déclaration de paramètres suivante pour stratixv_leveling_delay_chain:

• Terrer le clkin port de stratixv_pll_dll_output :

• Terrer le tdoutap port de stratixv_jtag :

Ce problème sera résolu dans une version ultérieure.