La simulation VHDL échoue lorsque la latence DDR CAS 2.0 ou 2.5 est sélectionnée

Bloc de séquenceur généré VHDL pour latence CAS 2.0 et 2.5 conceptions utilisant un contrôleur haute performance DDR SDRAM résultats dans une simulation Échec. Le problème est dû aux retards du cycle de l’en-cas sur un réseau d’horloge.

Ce problème affecte le CAS du contrôleur hautes performances DDR SDRAM conceptions de latence 2.0 et 2.5.

Ce problème affecte uniquement la simulation sur VHDL et n’affecte pas la fonctionnalité de la conception.

Pour contourner ce problème, procédez comme suit :

1. Ouvrez le fichier _phy.vho dans le répertoire de projets.
2. Rechercher altsyncram l’instantanéisation le bloc postamble (cela peut être effectué en recherchant " altsyncram" - remarque l’espace blanc). Cela doit être le altsyncram composant avec une étiquette qui comprend le mot "postamble" .
3. Recherchez le signal qui est connecté au port clock1 pour trouver le point dans la conception où ce signal est affecté à (dans un cas de test, il s’agit de la ligne 4043).

• Modifiez la affectation comme indiqué. Le signal à l’intérieur ne (..) devrait être le même que le signal indiqué sur le port Clock0 d’une seconde instance du altsyncram composant associé à le lecteur de données (avec "read_dp" sur l’étiquette).

Cette étape supprime un retard pour la simulation, mais le travail de simulation le code inchangé. Le côté droit de la cession ci-dessus est pris comme le côté droit de la cession au signal qui est précédemment affecté au "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" signal.

• Si le composant _phy est recompilé dans votre simulateur, la conception devrait maintenant passer.

Ce problème sera résolu dans une version ultérieure de la DDR SDRAM Contrôleur avec IP ALTMEMPHY.