ID de l'article: 000082956 Type de contenu: Information et documentation de produit Dernière révision: 19/10/2018

Comment accéder à l’espace de registre PHY de l’émetteur-récepteur en utilisant le port phy_mgmt_addr du streaming Serial Lite III Intel® FPGA IP cœur pour Intel® Stratix® 10 L-/H-Tiles ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour streaming série Lite III
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour accéder à l’espace de registre PHY de l’émetteur-récepteur à l’aide du port phy_mgmt_addr du streaming Serial Lite III Intel® FPGA IP cœur pour Intel® Stratix® 10 L/H-Tiles, utilisez le bus MSB comme suit :

    • Définir phy_mgmt_addr[msb] = 1 pour accéder à l’espace de registre PHY de l’émetteur-récepteur 10 L/H-Tile Intel Stratix
    • Définissez phy_mgmt_addr[msb] = 0 pour accéder au streaming Serial Lite III Intel FPGA IP configuration du cœur et registres d’état (CSR)
    Résolution

    Cette utilisation de l’adresse sera documentée dans une révision future du Guide de l’utilisateur du streaming Serial Lite III Intel FPGA IP base.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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