ID de l'article: 000082948 Type de contenu: Dépannage Dernière révision: 29/10/2018

Pourquoi le cœur IP RapidIO* peut-il transmettre des paquets incorrects lors des nouvelles tentatives ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour RapiDIO (IDLE1 jusqu'à 5.0 Gbaud)
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que l’émetteur RapidIO* envoie des paquets corrompus.

Ce problème peut être dû au fait que le compteur de timeout/horodatage de l’émetteur IP Core RapidIO* n’est pas réinitialisé correctement lors des nouvelles tentatives.

Résolution

Ce problème devrait être résolu dans une future version du logiciel Quartus® Prime.

Produits associés

Cet article concerne 10 produits

FPGA Cyclone® V GX
FPGA Stratix® V
FPGA SoC Cyclone® V SX
FPGA Stratix® II GT
FPGA Stratix® II GX
FPGA et FPGA SoC Intel® Arria® 10
FPGA SoC Cyclone® V ST
FPGA et FPGA SoC Arria® V
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FPGA GX Cyclone® IV

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