ID de l'article: 000082926 Type de contenu: Dépannage Dernière révision: 23/10/2015

Pourquoi mon périphérique Stratix IV affiche-t-il un débit actuel VCC plus élevé que prévu pendant la configuration fast passive parallel (FPP) ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lors de l’exécution de la configuration FPP de EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360, EP4SGX530, EP4SE230, EP4SE360, EP4SE530, EP4SE820, EP4S40G2, EP4S40G5, EP4S100G2, EP4S100G3, EP4S100G4 et EP4S100G5 Stratix® Les périphériques IV utilisant une fréquence CCLK élevée, certains modèles de flux binaires rares peuvent entraîner un débit de courant VCC plus élevé que prévu pendant la configuration. Dans ce cas, le périphérique ne parvient pas à entrer en mode utilisateur après la configuration ou affirme un CRC_ERROR lors de l’entrée en mode utilisateur.

Résolution

Votre système n’est pas affecté si vous n’observez pas les symptômes de panne décrits ci-dessus. Veuillez contacter Altera mySupport si vous pensez que votre système est affecté par ce problème.

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Cet article concerne 3 produits

FPGA Stratix® II GX
FPGA Stratix® II GT
FPGA Stratix® IV E

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