Il est possible que vous voyiez les erreurs suivantes au cours de l’étape de compilation de l’analyse et de la synthèse pour les contrôleurs basés sur DDR3 UniPHY avec système de processeur dur (HPS) dans le Platform Designer :
Erreur : Le port d’entrée DATAIN sur atom « {hierarchy}.config_1 », un cyclonev_io_config, n’est pas connecté lentement et/ou configuré
Info (129003) : le port d’entrée DATAIN est piloté par un signal constant, mais le compilateur s’attend à ce que ce port d’entrée soit connecté à un signal réel
Erreur : l’enA du port d’entrée d’atom « {hierarchy}.config_1 », qui est un cyclonev_io_config, n’est pas connectée et/ou configurée juridiquement
Info (129003) : l’ENA du port d’entrée est pilotée par un signal constant, mais le compilateur s’attend à ce que ce port d’entrée soit connecté à un signal réel
Erreur : Mise à jour du port d’entrée sur atom « {hierarchy}.config_1 », qui est un cyclonev_io_config' il n’est pas connecté juridiquement et/ou configuré
Informations (129003) : la mise à jour du port d’entrée est pilotée par un signal constant, mais le compilateur s’attend à ce que ce port d’entrée soit connecté à un signal réel
Ce problème se produit lors de l’utilisation de la génération différée du Platform Designer, où le contrôleur DDR3 est généré à la volée pendant la compilation. La méthode correcte pour compiler correctement la conception est la suivante :
- Créez le système Platform Designer.
- Dans le système Platform Designer, génèrez l’IP du contrôleur DDR3.
- Incluez le fichier .qip résultant dans les fichiers de votre projet et non le fichier .qsys.