ID de l'article: 000082843 Type de contenu: Dépannage Dernière révision: 30/06/2014

Le cœur IP PHY déterministe échoue dans la simulation VHDL de Cadence NC-Sim

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lors de la simulation de VHDL dans Cadence® NC-Sim®, le Quartus 13.0® II la version logicielle du noyau IP PHY déterministe de latence échoue car la séquence de paramètres incorrecte est définie entre le Verilog niveau supérieur et le VHDL généré. Simulations Verilog dans Cadence NC-Sim n’est pas affecté.

    Résolution

    Il n’y a pas de solution de contournement pour la version du logiciel 13.0 Quartus II. Vous devez utiliser une version plus récente pour simuler VHDL dans Cadence NC-Sim.

    Ce problème est résolu dans la version 13.1 du logiciel Quartus II.

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