ID de l'article: 000082821 Type de contenu: Dépannage Dernière révision: 25/09/2018

Pourquoi l’IP Ethernet 100G Stratix® 10 FPGA faible latence affiche-t-elle « H-Tile » comme « tuile d’émetteur-récepteur cible » lorsqu’elle cible un appareil uniquement « tuile L » ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour faible latence 100G Ethernet pour Arria® 10 et Stratix® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous travaillez avec un périphérique « L-Tile » uniquement, le menu déroulant « Tuile émetteur-récepteur cible » est désactivé et affiche la valeur par défaut « H-Tile ». « H-Tile » est codée par défaut dans le fichier de description du composant.

Résolution

Le concepteur peut ignorer en toute sécurité la « tuile H » en tant que « tuile d’émetteur-récepteur cible » lorsqu’il cible des appareils L-Tile, l’IP générera du HDL ciblant la tuile de l’appareil correcte. Ce problème sera résolu dans une future version du logiciel Quartus® Prime.

Produits associés

Cet article concerne 3 produits

FPGA Intel® Stratix® 10 GX
FPGA et FPGA SoC Intel® Stratix® 10
FPGA SoC Intel® Stratix® 10 GX

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