Lorsque le contrôleur UniPHY DDR3 en mode quarter rate fonctionne à des fréquences maximales ou s’en approchent, spécifiées dans l’outil d’estimateur de spécification de l’interface de mémoire externe (HTML), il est possible que vous voyiez des violations de la synchronisation sur les chemins de synchronisation du cœur, du domaine de l’horloge du trimestre au domaine de l’horloge half rate. Ces chemins sont de la forme : *qr_to_hr|dataout_r* à*hr_to_fr*
Une sur-contrainte de ces chemins peut faciliter la fermeture du timing. Pour sur-limiter ces chemins pour le fitter mais pas pour l’analyse de synchronisation statique, incluez cette contrainte dans votre fichier Synopsys Design Constrains(.sdc).
#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}
Cette contrainte place le délai maximal entre ces deux nœuds à un délai très court, ce qui fait que le fitter Quartus II donne la priorité à ces chemins.