ID de l'article: 000082710 Type de contenu: Information et documentation de produit Dernière révision: 23/07/2013

Comment puis-je résoudre les défaillances de synchronisation sur le bus pmatestbuhl IP du contrôleur de reconfiguration V GX Stratix lorsque je recompile ma conception dans la version 13.0 du logiciel Quartus II ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour résoudre les défaillances de synchronisation signalées sur le bus pmatestbu utilitaire lors de la compilation de votre conception dans la version 13.0 du logiciel Quartus II, vous devez suivre ces étapes :

    1. Déstabilisez l’IP du contrôleur de reconfiguration de l’émetteur-récepteur dans Quartus 13.0.
    2. Vérifiez que la commande « derive_pll_clocks » de haut niveau du SDC est exécutée avant le fichier alt_xcvr_reconfig.sdc.
    3. Si l’émetteur-récepteur TX PLL est instantanément configuré en tant que PLL Tx externe, remplacez la contrainte suivante dans le fichier alt_xcvr_reconfig.sdc.

    Remplacer

    • set_clock_groups -asynchronous -group [get_clocks {*xcvr_native*avmm*pmatestbu firmware[0]}]

    Avec

    • set_clock_groups -asynchronous -group [get_clocks {*hssi_avmm_interface_inst|pmatestbu appareil[0]}]

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Arria® V GZ

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.