ID de l'article: 000082709 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi la fréquence de pfD indiquée dans le résumé de l’utilisation du PLL dépasse-t-elle la spécification indiquée dans la fiche de données de l’appareil ?

Environnement

    Édition d'abonnement Intel® Quartus® II
    Composant générique
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La fréquence d’entrée (Fref) du détecteur de fréquence de phase PLL (PFD) est FREF = FIN /N.

Selon les paramètres du circuit PLL (phase-locked loop) sélectionnés par le fitter, il est possible que les paramètres ne soient pas optimisés et que le FREF signalé au pfD PLL soit supérieur à la valeur de fréquence maximale indiquée dans la fiche de données du périphérique.

Cela affecte les LPP en mode entier.

Cela se produit dans la version 12.0 et antérieure du logiciel Quartus® II.

Résolution

Si votre FREF calculé dépasse la fréquence maximale spécifiée dans la fiche technique, vous pouvez utiliser le mode PLL fractionnel jusqu’à ce qu’il soit fixé dans une future version du logiciel Quartus II.

Ce problème sera résolu dans la version future du logiciel Quartus II.

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