ID de l'article: 000082674 Type de contenu: Dépannage Dernière révision: 25/09/2018

Lorsque vous utilisez l’IP dure E-tile pour le Intel® FPGA IP Ethernet en mode 10G/25G, pourquoi les débits d’horloge o_clk_rec_div66 et o_clk_pll_div66 sont-ils signalés incorrectement pendant l’analyse de synchronisation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le logiciel Intel® Quartus® Prime Pro version 18.0.1 et antérieure, la fréquence d’horloge de sortie de l’IP dure E-tile pour le Intel® FPGA IP Ethernet en mode 10G/25G, les signaux o_clk_rec_div66 et les o_clk_pll_div66 sont signalés incorrectement dans l’analyse de synchronisation. La fréquence correcte pour o_clk_rec_div66 est de 156,25 MHz et o_clk_pll_div66 est de 390,625 MHz.

    Résolution

    Aucune solution à ce problème n’est disponible.

    Ce problème a été résolu à partir de Intel® Quartus® version 18.1 du logiciel Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 TX

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.