ID de l'article: 000082668 Type de contenu: Dépannage Dernière révision: 12/09/2018

Lors de l’utilisation de l’IP dur E-tile Intel® Stratix® 10 FPGA pour le Intel® FPGA IP Ethernet, le débrillage de trame avec prédéfrage peut entraîner la présentation de trames non valides dans la logique de l’utilisateur.

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque l’IP dure E-tile pour ethernet Intel® FPGA IP RX MAC reçoit une taille de trame > = 65536 et enforce_max_frame_size est activée, la sortie d’images de RX MAC à la logique utilisateur est tronquée selon la taille de la trame spécifiée par max_rx_frame_size paramètre. Une deuxième trame non valide sera envoyé de RX MAC à la logique de l’utilisateur à partir de l’octet-65536 à la fin de la trame super grande.

    Résolution

    Aucune solution ou solution n’est disponible pour ce problème errata.

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Stratix® 10 TX
    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Intel® Stratix® 10 MX

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    Avertissement

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