Cette erreur peut se produire dans les périphériques Stratix® V, Arria® V et Cyclone® V lorsque le Intel® FPGA IP PLL est alimenté par un réseau mondial ou régional sur lequel ce réseau est piloté par une broche d’entrée d’horloge dédiée. La connexion d’une broche d’horloge dédiée à une boucle PLL (phase-locked loop) sur un réseau global/régional est légale. Cependant, le logiciel Quartus® II n’autorise pas cette connexion sans promotion explicite de l’horloge à la ressource mondiale ou régionale par le biais d’un bloc de contrôle de l’horloge.
Insérez un Intel® FPGA IP ALTCLKCTRL dans le chemin d’horloge entre la broche d’entrée d’horloge dédiée et la Intel FPGA IP PLL. Notez que l’utilisation d’une affectation de signal global ou de signal global pour le signal d’horloge n’est pas suffisante, le Intel® FPGA IP ALTCLKCTRL doit être instantané dans votre conception.
Cela n’est pas nécessaire lorsque la broche d’entrée de l’horloge dispose d’un accès dédié à la Intel FPGA IP PLL.