ID de l'article: 000082561 Type de contenu: Dépannage Dernière révision: 20/11/2015

Violation du timing pour la conception HDMI Arria 10

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque vous exécutez la conception HDMI pour Arria 10 périphériques, il est possible que la conception rencontre des synchronisations violation dans le bloc FIFO (DCFIFO) double horloge. Le bloc DCFIFO contourne le Vidéos HDMI, données audio et auxiliaires du récepteur à l’émetteur.

    La violation du timing ne se produit que lorsque vous exécutez la conception dans le Quartus Prime Pro Version 15.1.

    Résolution

    Il n’y a pas de solution à ce problème.

    Ce problème sera résolu dans une version ultérieure du cœur IP HDMI.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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    Avertissement

    1

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