ID de l'article: 000082557 Type de contenu: Dépannage Dernière révision: 01/10/2013

Directives de connexion des broches Intel® Stratix® V : problèmes connus

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Problème 155552 : Version 1.6

Dans les Directives de connexion des broches, il est indiqué : « Si vous utilisez une vitesse de cœur -1 ou -2, vous devez connecter le VCC du cœur à 0,9V », mais cela n’est que partiellement correct et sera mis à jour pour indiquer : « Si vous utilisez une note de vitesse de cœur -1 ou -2, vous devez connecter le VCC du cœur à 0,9 V, si vous utilisez une vitesse de cœur de -2L, vous devez connecter le VCC du cœur à 0,85 V ».

Problème 80577 : Version 1.4

Les versions 1.4 et précédentes des directives de connexion des broches omettre que les résistances d’étalonnage de précision RREF sont nécessaires si une PLL est utilisée.  Cela est indépendant de l’utilisation de tous les canaux d’émetteur-récepteur ou d’E/S REFCLK dédiées.

Problème 63751 : Version 1.3

DCLK n’est pas répertorié comme une broche à double usage.  DCLK peut être configuré en tant que broche d’E/S de l’utilisateur après la configuration lorsque le mode de configuration est en mode Actif.

Problème 34856 : Version 1.2

Il y a erreur avec VCCIO, VCCPGM et VCCPD.

Les pages 12, 14, 16 et 18 indiquent : « VCCPD doit être supérieur ou égal à VCCPGM », ce qui est incorrect.

Les directives de connexion des broches Intel® Stratix® V seront corrigées pour indiquer : « VCCPD doit être supérieur ou égal à VCCIO ».

Résolution

Résolution des problèmes :

Problème 376579 : Version 1.1

Le nom, le type de broche, la description des broches et les directives de connexion sont incorrects. Ces broches d’horloge ont une fonctionnalité double usage et peuvent être utilisées comme broches de sortie.  Voici les corrections qui apparaîtront dans une version ultérieure de ce document :

Nom de la broche : CLK[0:27]p/n

Type de broche : E/S, entrée d’horloge

Description des broches : des broches d’entrée d’horloge à haut débit dédiées peuvent également être utilisées pour les entrées/sorties de données. Les entrées différentielles OCT Rd, OCT Rt à entrée unique et Rs à sortie unique sont prises en charge sur ces broches.

Consignes de connexion : les broches inutilisées peuvent être liées au GND ou ne sont pas connectées. Si vous n’êtes pas connecté, utilisez les options programmables du logiciel Quartus II pour biaiser internement ces broches. Ils peuvent être réservés en tant que entrées tristate avec une résistance à la mise à l’avant faible activée ou comme sorties entraînant le GND.

Problème 369370, version 1.1

Les directives de connexion des broches Stratix® V fournissent les informations incorrectes pour LEESEL. Dans les périphériques Stratix V, il n’y a pas de brocheESSEL ET la sélection de LA BROCHE est prise en compte par les paramètres de broche MSEL. Pour plus d’informations sur le paramètre de retard DU TRAVAIL, reportez-vous au Tableau 9-4 du chapitre 9. Configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V (PDF).

Problème 367942, version 1.1

Les Directives de connexion des broches Stratix® V fournissent les informations incorrectes concernant les broches VCC, VCCHIP_[L, R] et VCCHSSI_[L, R] concernant les exigences de partage et de connexion du bloc d’alimentation électrique pour les broches RZQ_[#] lors de l’utilisation d’une terminaison étalonnée sur puce [OCT].

Lorsqu’ils utilisent VCCHIP_[L, R] et VCCHSSI_[L, R], ils doivent partager le même régulateur que VCC. La version 1.1 du PCG indique incorrectement qu’ils « peuvent » partager le même approvisionnement aux emplacements suivants :

  • Consignes de connexion pour les VCC (page 9)
  • Consignes de connexion pour les VCCHIP_[L,R] (page 11)
  • Consignes de connexion pour les VCCHSSI_[L,R] (page 11)
  • Notes pour VCC, VCCHIP_[L,R] et VCCHSSI_[L,R] (page 14)

De plus, dans tous ces cas, leassage indiquant : « Toutefois, si V VCCHSSI, VCCHSSI et VCC ne partagent pas le même approvisionnement, le VCC doit être entièrement décuplé avant que VTAILP et VCCHSSI soient alimentés » sera retiré.

Les consignes de connexion pour RZQ_[#] à la page 9 indiquent incorrectement : « Lors de l’utilisation de l’OCT, attachez ces broches aux banques requises VCCIO via une résistance de 240 ou 100 ohm, en fonction de la impedance OCT souhaitée ».

Les consignes de connexion de RZQ_[#] doivent indiquer : « Lors de l’utilisation de l’OCT, attachez ces broches à GND via une résistance de 240 ohm ou de 100 ohm, en fonction de la impedance OCT souhaitée ».

Produits associés

Cet article concerne 2 produits

FPGA Stratix® V E
FPGA Stratix® V GX

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