ID de l'article: 000082526 Type de contenu: Dépannage Dernière révision: 20/08/2018

Pourquoi le port racine de l’IP dur PCIe* Arria® 10 ne met-il pas à jour les registres AER lors de la réception d’un paquet d’achèvement mal formé ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Lorsque l’IP matérielle PCIe* Arria® 10 est configurée comme port racine, s’il envoie une demande de lecture en mémoire au poste de travail et que celui-ci renvoie un paquet d’achèvement mal formé, le port racine peut ne pas mettre à jour le registre AER et l’abandonner silencieusement.

Ce problème a été confirmé comme étant un bogue de silicium.

Résolution

Pour contourner ce problème, l’application utilisateur doit être consciente de cette limitation et implémenter un minuteur pour les TLP non publiés envoyés en attendant les paquets d’achèvement. La logique utilisateur doit ensuite vérifier que la valeur du champ de longueur correspond à la longueur réelle des paquets de complétion envoyés par les points de terminaison.

Il n’est pas prévu que ce problème soit résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

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FPGA et FPGA SoC Intel® Arria® 10

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