ID de l'article: 000082511 Type de contenu: Dépannage Dernière révision: 13/08/2012

Pourquoi est-ce que je vois de longs cycles de rafraîchissement lors de l’utilisation d’un contrôleur SDRAM DDR3 avec UniPHY dans les périphériques Stratix V ?

Environnement

    Édition d'abonnement Intel® Quartus® II
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Descriptif

Vous observerez de longs temps de rafraîchissement tant au niveau matériel que dans la simulation lors de l’utilisation de l’IP du contrôleur SDRAM DDR3 UniPHY dans les périphériques Stratix® V si la fonction « Activer le suivi DQS en lecture » est activée.

L’activation du suivi de la lecture DQS est recommandée lorsque la fréquence d’horloge de la mémoire est de 533 MHz et plus.

Lorsque le suivi DQS est activé, le contrôleur est bloqué après le cycle d’actualisation (tRFC) et le contrôle de l’interface est transmis au séquenceur. Le séquenceur exécute ensuite des routines de lecture (Activer-Read-Precharge) pour capturer les informations de suivi DQS.

Le suivi DQS est effectué chaque foisque le contrôleur réalise une actualisation, hence le temps d’actualisation pris par le contrôleur peut apparaître comme plus long que nécessaire.

Si la fonctionnalité « Activer le suivi DQS en lecture » est désactivée, les durées de rafraîchissement restent conformes aux exigences de la mémoire.

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Cet article concerne 5 produits

FPGA Stratix® V
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
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