Stratix® signal scan scanner II peut être bloqué haut pendant la reconfiguration PLL.
Il existe trois cas où la reconfiguration de la PLL peut entraîner un blocage élevé du signal scana, comme décrit dans la feuille d’errata de la famille FPGA Stratix II (PDF).
Il est possible que vous ne puissiez pas terminer la séquence de calibrage initial lors de l’utilisation d’Altmemphy ou de contrôleur hautes performances DDR/DDR2.
Altmemphy utilise PLL phase shift stepping et est sujets à un problème élevé scanasé. Le PHY reconfigure le déplacement de phase des compteurs M ou C[5.0] en utilisant la fonction de progression de transfert de phase telle que définie dans le cas 3 de la Stratix II errata. La phase de progression dans l’Altmemphy et le contrôleur hautes performances DDR/DDR2 se sont appuyées sur le scan scanner dans le logiciel Quartus® II et la version IP 7.2 et antérieures. Si le scan est bloqué haut, le PHY se bloque pendant la séquence d’étalonnage initiale.
Cela affecte Stratix les périphériques II, Stratix II GX, HardCopy® II et Arria™ GX.
Cela n’affecte pas les périphériques Cyclone® II, Cyclone III, Stratix III ou Stratix IV.
La solution à ce problème a été implémentée dans l’IP du logiciel Quartus II version 7.2SP1. Il est recommandé d’utiliser la technologie IP 7.2SP1 ou la dernière version du logiciel Quartus II.