ID de l'article: 000082371 Type de contenu: Dépannage Dernière révision: 22/06/2018

Pourquoi l’IP Intel® Arria® 10 fPLL génère-t-elle un changement de phase incorrect ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 Cyclone® 10 IP fPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec la version 17.1 du logiciel Intel® Quartus® Prime Edition, il est possible que l’IP fPLL pour Intel® Arria® 10 règle un changement de phase incorrect. Il génère le double de la phase de changement souhaitée.

     

     

    Résolution

    Pour résoudre ce problème, définissez un changement de phase pour qu’il soit deux fois moins important que ce dont vous avez besoin.

    Pour vérifier les paramètres de transfert de phase, utilisez la commande « derive_pll_clocks » de l’analyseur de synchronisation TimeQuest. Il signale la configuration matérielle proprement dite.

     

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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