ID de l'article: 000082322 Type de contenu: Dépannage Dernière révision: 20/02/2017

SDC contstraints ignorés lors de l’utilisation du le comme stockage avec un cœur IP DCFIFO

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque vous utilisez le cœur IP DCFIFO et sélectionnez LE comme implémentation de stockage, le Le modèle de contrainte de conception synopsys autogénéré (SDC) n’est pas valide. DDC les contraintes sont ignorées et la conception n’est pas limitée correctement.

    Cela affecte le cœur IP DCFIFO lorsque vous sélectionnez LE comme stockage Application.

    Résolution

    Modifiez le modèle SDC généré avec lecounter gris correspondant et synchronisation.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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