Altera a identifié le problème suivant dans les configurations de base (PMA Direct) des émetteurs-récepteurs Stratix® IV dans les configurations de base (PMA Direct) de Quartus® II 9.0SP2.
Les modèles de synchronisation logicielle sont préliminaires, ce qui peut entraîner des violations de synchronisation pour les conceptions utilisant des configurations de mode de base (PMA Direct). Pour contourner le problème, suivez les directives de conception ci-dessous.
a) Pour répondre aux exigences de configuration et de temps de conservation de l’interface fabric récepteur-FPGA,
capturez des données parallèles (rx_dataout) en utilisant le bord positif de l’horloge récupérée (rx_clkout) et ajoutez la contrainte multi-cycle suivante dans le fichier SDC.
set_multicycle_path-setup -from [get_registers rx_data_reg*] 0
set_multicycle_path -hold-from [get_registers rx_data_reg*] 0
rx_data_reg sont les registres utilisés pour capturer les données RX à partir du port rx_dataout du PMA RX dans le FPGA cœur.
b) Si votre conception compilée utilisant cette procédure montre des violations de la synchronisation (dépend du taux de données de l’émetteur-récepteur et de l’utilisation de la logique), utilisez la périphérie négative de rx_clkout pour horloger les données parallèles de réception et supprimer les contraintes multi-cycle mentionnées ci-dessus dans le fichier SDC. Pour plus d’informations, reportez-vous à la note d’application AN580 – Clôture du timing atteinte dans les modes de base (PMA Direct)(PDF).