ID de l'article: 000082227 Type de contenu: Dépannage Dernière révision: 27/09/2018

Pourquoi le contrôleur de réinitialisation ne s’allume-t-il pas correctement lors d’une réinitialisation via l’interface Avalon®-MM de l’IP dure E-Tile pour l’EThernet Intel® Stratix® 10 FPGA IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème de génération de code pour l’IP dure E-Tile pour Ethernet Intel® Stratix® 10 FPGA IP version 18.0, une connexion incorrecte est effectuée dans le fichier alt_ehipc3_sl_soft.sv pour le contrôleur de réinitialisation.

    Résolution

    Pour contourner ce problème, effectuez les modifications suivantes dans le dossier /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv:

    De:

                .soft_tx_rst_in (i_sl_soft_csr_rst),

    .soft_rx_rst_in (i_sl_soft_tx_rst),

    .soft_csr_rst_in (i_sl_soft_rx_rst),

    À:

                .soft_tx_rst_in (i_sl_soft_tx_rst),

    .soft_rx_rst_in (i_sl_soft_rx_rst),

    .soft_csr_rst_in (i_sl_soft_csr_rst),

     

    Ce problème a été résolu à partir de la version v18.0.1 de l’IP dure E-Tile pour l’IP Ethernet Intel® Stratix® 10 FPGA.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 TX

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