ID de l'article: 000082194 Type de contenu: Dépannage Dernière révision: 08/02/2012

rx_oc_busy port n’est pas un signal de haut niveau

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Le chapitre 10GBase-R PHY IP Core de Lla Altera guide de l’utilisateur du cœur IP de l’émetteur-récepteur PHY décrit le rx_oc_busy signal comme signal de haut niveau du cœur IP ; cependant, ce signal est maintenant inclus dans le bus de reconfiguration.

Résolution

Ce problème est résolu dans la version 11.1 SP2 du Guide de l’utilisateur de l’émetteur-récepteur Altera PHY IP Core.

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