ID de l'article: 000082147 Type de contenu: Information et documentation de produit Dernière révision: 17/04/2015

Comment limiter la synchronisation de l’IP du chargeur de flash série (SFL) sur les périphériques Cyclone III et Cyclone IV ?

Environnement

  • Pilote de logiciel de série passif MicroBlaster™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous programmez un périphérique EPCS (Serial Configuration), un périphérique de configuration quad-série (EPCQ) avec l’IP Serial Flash Loader (SFL) dans Cycloneles périphériques® III et Cyclone IV, vous pouvez utiliser ce qui suit . Les contraintes SDC pour limiter correctement le timing limitent le SFL.

    Notez que vous devez modifier les noms des signaux, les chemins et les synchronisations en fonction de votre conception, de votre périphérique de configuration et de la longueur des traces de la carte.

     

    #clock

    derive_clock_uncertainty

    create_generated_clock -nom {altera_dclk} -source [get_ports {altera_reserved_tck}] -master_clock {altera_reserved_tck} [get_ports {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|\GEN_ASMI_TYPE_1:asmi_inst~ALTERA_DCLK}]

     

    port #constrain JTAG
    set_input_delay-clock altera_reserved_tck 20 [get_ports altera_reserved_tdi]

    set_input_delay-clock altera_reserved_tck 20 [get_ports altera_reserved_tms]

    altera_reserved_tck 20 set_output_delay -clock [get_ports altera_reserved_tdo]

     

    port #ASMI

    set_output_delay -add_delay-clock [get_clocks {altera_dclk}] 13.000 [get_ports {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|\GEN_ASMI_TYPE_1:asmi_inst~ALTERA_SCE}]
    set_output_delay -add_delay-clock [get_clocks {altera_dclk}] 8.000 [get_ports {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|\GEN_ASMI_TYPE_1:asmi_inst~ALTERA_SDO}]
    set_input_delay -add_delay-clock [get_clocks {altera_dclk}] 11.000 [get_ports {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|\GEN_ASMI_TYPE_1:asmi_inst~ALTERA_DATA0}]

     

    groupes d’horloge #Remove définis par Time Quest

    remove_clock_groups -tout

     

    #Set faux chemin

    set_false_path -de [get_ports {altera_reserved_tck}] à [get_keepers {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|\GEN_ASMI_TYPE_1:asmi_inst~ALTERA_DCLK}]
    set_false_path -de [get_keepers {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|alt_sfl_enhanced:\ENHANCED_PGM:sfl_inst_enhanced|device_dclk_en_reg}] à [get_ports {sfl:inst|altserial_flash_loader:altserial_flash_loader_component|\GEN_ASMI_TYPE_1:asmi_inst~ALTERA_DCLK}]

     

    Résolution

    Produits associés

    Cet article concerne 4 produits

    FPGA Cyclone® III LS
    FPGA Cyclone® IV E
    FPGA GX Cyclone® IV
    FPGA Cyclone® III

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.