ID de l'article: 000082131 Type de contenu: Dépannage Dernière révision: 06/05/2014

Pourquoi mon périphérique Stratix V, Arria V ou Cyclone V ne parvient-il pas à entrer en mode utilisateur lorsqu’il est configuré sur JTAG, alors qu’un mode CvP est activé dans mon projet ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Une Stratix® Les périphériques V, Arria V ou Cyclone V peuvent ne pas entrer en mode utilisateur lorsqu’ils sont configurés sur JTAG, si le .sof est généré à partir d’un Quartus® Projet II dans lequel un mode Configuration via protocole (CvP) est activé. Cela s’explique par le fait que lorsque le mode CvP est activé et que vous configurez le FPGA sur JTAG, il est alors nécessaire d’écrire aux registres du contrôle du mode CvP dans l’IP PCIe (via le lien PCIe) une fois la configuration terminée, pour permettre au périphérique d’entrer en mode utilisateur.
Résolution Pour configurer le périphérique sur JTAG, recompilez le projet avec le mode CvP désactivé, pour générer un nouveau .sof.

Articles apparentés

Produits associés

Cet article concerne 12 produits

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.