Cette erreur se produit lorsque vous compilez la conception de référence du kit de développement MAX® II (versions antérieures à 6.0.1) avec les versions 5.0 et ultérieures du logiciel Quartus® II.
Cette erreur est due à une restriction introduite dans la version 5.0 du sofware Quartus II pour que le logiciel respecte plus étroitement la norme Verilog HDL. Les ports d’entrée ne peuvent pas être de type reg, mais cela n’est pas appliqué dans les versions logicielles 4.2 et antérieures de Quartus II.
Pour éviter ces erreurs, supprimez la ligne « reg [10:0] bus » et d’autres lignes similaires où les types d’entrée sont déclarés rég.
Ce problème est résolu à partir de la version 6.0.1 du kit de développement MAX II. Use mySupport pour demander la dernière version. Vous pouvez également télécharger la version 6.0.1 du kit de développement MAX II à partir du lien suivant : ftp.altera.com/outgoing/devkit/MII_1270N_Kit-v6.0.1.exe.