ID de l'article: 000082097 Type de contenu: Dépannage Dernière révision: 11/06/2018

Pourquoi le guide de l’utilisateur et le fichier de banc de simulation de l’exemple de conception 10 10GBASE-R du Intel® Arria® 10 10GBASE-R montrent-ils une adresse de décalage SC FIFO Tx/Rx incorrecte ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP MAC Ethernet 10G faible latence
  • FPGA Intel® IP Ethernet Multi-rate 1G 2,5G 5G 10G PHY
  • FGPA Intel® IP 10GBASE-R PHY
  • FPGA Intel® Arria® 10 IP 1G 10GbE et 10GBASE-KR PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’exemple de conception Intel® Arria® 10 10GBASE-R, l’adresse de décalage de la carte de registre pour RX SC FIFO est de 9400h et TX SC FIFO est de 9600h.

    Cependant, dans le « Guide de l’utilisateur de l’exemple de conception IP à faible latence Ethernet 10G MAC Intel Arria 10 FPGA IP » (ug-20016), l’adresse de décalage de RX SC FIFO est D400h et TX SC FIFO est D600h.

     

     

    Résolution

    L’exemple de conception 10GBASE-R de l’adresse de décalage de carte de registre pour TX SC FIFO et RX SC FIFO sera modifié pour correspondre à l’adresse de décalage de carte de registre dans le guide de l’utilisateur de l’exemple de conception ug-20016.

    Ce problème sera résolu dans une version ultérieure du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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