ID de l'article: 000082090 Type de contenu: Dépannage Dernière révision: 11/10/2018

Pourquoi les accès en lecture/écriture de la RSE à l’IP dure H-Tile pour l’Ethernet Intel® Stratix® 10 FPGA cœur IP prennent-ils plus de 100 cycles d’horloge Avalon®-MM (reconfig_clk) ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les accès en lecture/écriture de la RSE à l’IP dure H-Tile pour Intel® Stratix® 10 FPGA cœur IP prennent plus de 100 cycles d’horloge Avalon® MM (reconfig_clk) comme illustré dans la simulation.

    C’est le comportement attendu en raison de l’interface CSR 8 bits sur le Intel Stratix 10 FPGA cœur de l’IP dur H-tile. Chaque utilisateur Avalon®-MM de lecture/écriture de l’interface 32 bits donne une logique de conversion de la largeur de données du bus 32 bits à 8 bits, ce qui entraîne une latence d’accès supplémentaire.


    Remarque : l’interface CSR à faible latence Ethernet 100G Intel® Stratix® 10 FPGA IP Core (IP soft IP) n’a pas cette latence supplémentaire.

    Résolution

    Non applicable

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

    1

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