ID de l'article: 000082090 Type de contenu: Dépannage Dernière révision: 11/10/2018

Pourquoi les accès en lecture/écriture CSR à l’IP matérielle H-Tile pour le cœur IP FPGA Ethernet Stratix® 10 prennent-ils plus de 100 cycles d’horloge (reconfig_clk) de Avalon® MM ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les accès CSR en lecture/écriture à l’IP matérielle H-Tile pour le cœur IP FPGA Ethernet Stratix® 10 nécessitent plus de 100 cycles d’horloge (reconfig_clk) de Avalon® MM, comme le montre la simulation.

    Il s’agit du comportement attendu en raison de l’interface CSR 8 bits sur le cœur FPGA H-tile Hard IP Ethernet Stratix 10. Chaque lecture/écriture de l’interface Avalon®-MM 32 bits utilisateur génère une logique de conversion de largeur de données de bus 32 bits à 8 bits, ce qui entraîne une latence d’accès supplémentaire.


    Remarque : L’interface CSR du cœur IP Stratix®FPGA Ethernet 100G 100G à faible latence (IP logicielle) ne dispose pas de cette latence supplémentaire.

    Résolution

    Sans objet

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.