ID de l'article: 000082051 Type de contenu: Dépannage Dernière révision: 27/08/2013

Pourquoi CvP ne fonctionne-t-il pas correctement lors de l’utilisation de l’IP dure PCIe Avalon-MM ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif En raison d’un problème connu dans Quartus® les versions du logiciel II v12.0SP2 et antérieures, Configuration via protocole (CvP) ne fonctionnera pas correctement si Avalon® mode MM est utilisé.
    Résolution

    Pour contourner ce problème dans la version logicielle v12.0SP2, modifiez le fichier RTL de haut niveau Qsys généré automatiquement pour vous assurer que les paramètres suivants sont définis :

    .bypass_clk_switch_hwtcl (« faux »),
    .cseb_cpl_status_during_cvp_hwtcl (« completer_abort »),
    .core_clk_sel_hwtcl (« core_clk_250 »),
    .rx_ei_l0s_hwtcl (0),
    .enable_l0s_aspm_hwtcl (« faux »),

    Ce problème est résolu dans la version 12.1sp1 du logiciel Quartus II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V GT

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