ID de l'article: 000081997 Type de contenu: Dépannage Dernière révision: 07/01/2014

Quelles sont les règles typiques pour le partage d’une PLL Tx entre plusieurs instances d’émetteur-récepteur sur Stratix V, Arria V et Cyclone V émetteur-récepteur ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Les règles typiques relatives au partage d’une PLL Tx entre plusieurs instances d’émetteurs-récepteurs sur des Stratix® V, Arria® V et Cyclone® des émetteurs-récepteurs V sont les suivantes.

  • Toutes les instances d’émetteur-récepteur destinées à partager un PLL Tx doivent avoir une entrée refclk commune.
  • Toutes les instances d’émetteur-récepteur destinées à partager une PLL Tx doivent avoir une fréquence VCO Tx PLL (taux de données de base).
  • Toutes les instances d’émetteur-récepteur destinées à partager une PLL Tx doivent avoir une réinitialisation Tx PLL commune ou des entrées de ralentissement.
  • Toutes les instances d’émetteur-récepteur destinées à partager un PLL Tx doivent avoir un contrôleur de reconfiguration commun.
  • Le partage de fpLL Tx pour les conceptions qui implémentent également une reconfiguration dynamique nécessite une affectation Quartus® II XCVR_TX_PLL_RECONFIG_GROUP QSF pour chaque émetteur-récepteur partageant la Tx PLL.

Le non-respect des exigences ci-dessus peut entraîner une erreur Quartus® II No Fit.

Vous pouvez vous référer au manuel spécifique à l’appareil ou au guide de l’utilisateur IP PHY pour plus d’informations.

Produits associés

Cet article concerne 12 produits

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT

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