ID de l'article: 000081962 Type de contenu: Dépannage Dernière révision: 15/07/2014

Pourquoi les problèmes de synchronisation sont-ils signalés lors de l’utilisation de derive_pll_clocks à l’aide de contrôleurs mémoire UniPHY ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 13.0 SP1 du logiciel Quartus® II avec le correctif 1.dp5, vous observerez certains messages d’avertissement pendantl’étape Fitterde la compilation, ainsi que des problèmes de DDR dans l’analyseur de synchronisation TimeQuest lorsque les critères suivants sont satisfaits : 

    • derive_pll_clocks est appelé dans un fichier de contrainte de conception Synopsys(.sdc)après les fichiers .sdc générés avec la mégafunction basée sur UniPHY
    • Contoller de mémoire DDR2 ou DDR3 uniPHY utilisé avec les plages de fréquences suivantes :

    Appareil

    Fréquence mémoire (MHz)

    Cyclone® V E/GX/GT

    250 < = f < = 400

    Arria® V GX/GT

    250 < = f < 450

    L’avertissement suivant peut apparaître pendant l’analyse statique du timing à l’aide de l’analyseur de synchronisation TimeQuest :

    Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.
    Résolution

    Pour contourner ce problème, téléchargez et installez le correctif ci-dessous. Le correctif 1.dp5 du logiciel Quartus II version 13.0 SP1 doit être installé pour que le correctif ci-dessous fonctionne correctement.

    L’IP EMIF doit être réinventée de bout en bout et la conception a été re compilée une fois que le correctif ci-dessus a été installé avec succès.

    Ce problème sera résolu dans une version ultérieure du logiciel Quartus II.

    Produits associés

    Cet article concerne 5 produits

    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.