ID de l'article: 000081916 Type de contenu: Dépannage Dernière révision: 30/06/2014

Erreurs de « taux de données de base PLL » dans Arria mégafunctions PHY IP Core PLL de l’émetteur-récepteur V natif

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la version 12.1 Quartus® II de l’émetteur-récepteur Arria® V PHY IP Core natif, les écrans de fichiers de conception mégafunction générés un taux de données de base de boucle par défaut bloqué par phase (PLL) de 1250 Mbit/s, quel que soit le de la configuration utilisateur « PLL Base Data Rate » dans l’interface graphique.

    Résolution

    Ce problème est résolu dans la version 13.0 Du logiciel Quartus II.

    Pour résoudre ce problème dans la version 12.1 du logiciel Quartus II, modifier la valeur « Fréquence d’horloge de référence » dans l’interface graphique à partir de la « 125,0 MHz » par défaut à toute autre valeur au moins une fois avant de générer mégafunction du cœur IP.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Arria® V

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