ID de l'article: 000081810 Type de contenu: Dépannage Dernière révision: 01/01/2015

Pourquoi reçois-je des messages d’erreur lors de la compilation Altera bibliothèques avec le logiciel ModelSim SE ?

Environnement

    Édition d'abonnement Intel® Quartus® II
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Descriptif

Certains Altera® propriété intellectuelle (PI), comme le processeur Nios® II embarqué, utilisent des directives de synthèse read_comments_as_HDL on et off demandent à Quartus® II de synthèse intégrée d’utiliser un code HDL commenté pour la synthèse. L’IP utilise ces directives ainsi que les directives de synthèse translate_on et pour indiquer des parties du code translate_off HDL qui ne sont pas destinées à la synthèse.

Les translate_on directives et les directives sont translate_off couramment prises en charge dans les outils tiers, mais les directives et les directives ne sont prises en charge que dans la read_comments_as_HDL on synthèse intégrée de off Quartus II. Si vous utilisez le logiciel Cadence Conformal LEC dans votre flux de conception, le logiciel Quartus II génère cette erreur pendant la compilation car les directives ne sont pas respectées par l’outil LEC Conformal.

Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus II.

Pour éviter ce problème, si Cadence LEC n’est pas nécessaire mais est activé en raison des paramètres précédents du projet, sélectionnez as le nom de l’outil de vérification officiel sur la boîte de dialogue Paramètres Quartus II. Si la vérification officielle est une étape obligatoire de votre flux de conception, vous devez modifier tous les fichiers SOURCE IP qui contiennent la read_comments_as_HDL directive de synthèse.

Les fichiers contenant la directive permettant d’activer le read_comments_as_HDL code de synthèse commenté (mais le désactivant pour la simulation), utilisent également la synthèse et les directives pour désactiver le code de synthèse (mais le permettre pour la translate_on translate_off simulation).

Pour les conceptions HDL Verilog, suivez les étapes suivantes pour modifier chaque fichier source Verilog :

  1. Trouvez un cas dans lequel il y a une directive, puis la directive correspondante est suivie de synthesis translate_off synthesis translate_on manière immidiate par la read_comments_as_HDL on directive, puis commente les lignes de code.
  2. Remplacez le synthesis translate_off directive par else .
  3. Supprimez les balises de commentaires // avant chaque ligne du code commenté.
  4. Retirez le read_comments_as_HDL off directive (si elle existe), et ajoutez pragma protect ????_block encoding'
    ** Error: /quartus/eda/sim_lib/mentor/stratixv_atoms_ncrypt.v(26): Pragma protect keyword expected
    ** Error: /quartus/eda/sim_lib/mentor/stratixv_atoms_ncrypt.v(28): A key_method must be specified.
    ** Error: /quartus/eda/sim_lib/mentor/stratixv_atoms_ncrypt.v(28): near ",": syntax error, unexpected ',', expecting "class"

    Pour éviter ces erreurs, utilisez la version du logiciel ModelSim SE prise en charge par la version du logiciel Quartus II. Pour vérifier quelle version du logiciel ModelSim SE est prise en charge, reportez-vous à la section Informations sur l’interface EDA des notes de version du logiciel Quartus II (PDF) pour obtenir la version actuelle du logiciel Quartus II ou la page d’archive de la documentation pour les anciennes versions des Notes de version du logiciel Quartus II. Par exemple, le logiciel Quartus II version 11.0 SP1 prend en charge le logiciel ModelSim SE version 6.6d.

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