Un processeur ARM gère une exception (une instruction de branchement) en chargeant une instruction à partir d’une adresse spécifique définie par l’exception. La première instruction d’une exception IRQ est tirée de l’adresse 4.All des instructions de la La table du gestionnaire d’exception doit être une instruction de succursale, à l’exception de la dernière. La dernière exception dans le tableau est la FIQ. Comme rien ne suit ce gestionnaire, la première instruction peut être une instruction utile (c’est-à-dire pas une instruction de succursale).
La latence des interruptions est également réduite pour les interruptions FIQ, car les registres bancaires supplémentaires peuvent être utilisés pour une efficacité maximale en empêchant la nécessité d’une économie de contexte.