ID de l'article: 000081679 Type de contenu: Dépannage Dernière révision: 25/08/2015

Pourquoi ne puis-je pas placer un contrôleur DDR3 UniPHY dans le quadrant 1 ou 2 d’un appareil SoC Cyclone® V ou Arria® V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP UniPHY avec contrôleur DDR3 SDRAM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Si vous essayez de placer un contrôleur DDR3 UniPHY dans le quadrant 1 ou 2, vous obtiendrez les erreurs suivantes.

    Erreur (175020) : contrainte illégale du compteur de sortie PLL vers la région (0, 31) à (0, 81) : aucun emplacement valide dans la région
    Erreur (177013) : Impossible d’acheminer la sortie du compteur de sortie PLL vers le pilote d’horloge birégionale de destination car la destination se trouve dans la mauvaise région

    Les contrôleurs basés sur UniPHY utilisent deux horloges régionales pour les signaux pll_afi_clk, pll_addr_cmd_clk et pll_config_clk. Cela permet à une interface de couvrir tout un côté d’un appareil.

    Certains quadrants des appareils SoC Cyclone® V et Arria® V n’ont pas d’horloges régionales doubles.

    Résolution

    Il est possible de placer un contrôleur DDR3 UniPHY dans le quadrant 1 ou 2. Vous devez vous assurer que dans le fichier QSF, le contrôleur DDR3 utilise des affectations d’horloge régionales au lieu d’affectations d’horloge régionales doubles.

    Produits associés

    Cet article concerne 7 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V
    FPGA SoC Cyclone® V SE
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX

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