ID de l'article: 000081588 Type de contenu: Dépannage Dernière révision: 15/08/2012

Pourquoi est-ce que les violations de synchronisation sont associées au domaine d’horloge CK lors de l’implémentation de plusieurs interfaces RLDRAM II partageant une même PLL et une DLL ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lors de l’implémentation de plusieurs interfaces RLDRAM II partageant une même PLL et DLL sur Stratix® III ou Stratix IV dans Quartus® II version 11.1SP2 du logiciel, l’analyse CK/DK peut montrer des violations de faux timing qui doivent être coupées. Les violations de faux timing se produisent parce que chaque interface donne un nom d’horloge SDC différent à la mémoire tampon d’horloge commune. Chaque nouveau nom d’horloge donne lieu à un ensemble de nouveaux chemins de synchronisation qui ne sont pas couverts par les contraintes de faux chemin existantes.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® IV E
FPGA Stratix® II GX
FPGA Stratix® II GT
FPGA Stratix® III

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