ID de l'article: 000081579 Type de contenu: Dépannage Dernière révision: 09/01/2012

Définition de résolution incorrecte pour PHY IP Core pour PCI Express (PIPE)

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

La définition de fixclk la version 11.1 dans le PHY Chapitre IP Core pour PCI Express (PIPE) de l’émetteur-récepteur Guidede l’utilisateur du cœur IP PHY , indique qu’il doit être connecté vers une source d’entrée d’horloge distincte et gratuite. Toutefois, cette solution séparée horloge n’est pas nécessaire. Vous pouvez en tirer fixedclk pll_ref_clk .

Résolution

Aucune solution de contournement n’est nécessaire. Ce problème est résolu dans la version 12.0 de l’émetteur-récepteur Guide de l’utilisateur de PHY IP Core.

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