ID de l'article: 000081556 Type de contenu: Messages d'erreur Dernière révision: 28/07/2015

Erreur : domain_0_default_slave : altera_error_response_slave ne prend pas en charge la génération de VHDL

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le quartus® II version 15.0 du logiciel (windows uniquement), les systèmes Qsys qui incluent la altera_error_response_slave IP, ne parvient pas à générer de modèles de simulation VHDL et de testbenches.

    Résolution

     

    Pour contourner ce problème, Verilog doit être utilisé pour la simulation.

    Ce problème sera résolu dans la version future du logiciel QuartusII.

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    Circuits programmables Intel®

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    Avertissement

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