En raison d’un problème dans les versions 12.0 et ultérieures du logiciel Quartus® II, vous pouvez constater cette erreur pendant le Fitter si votre conception cible une conception Stratix® V FPGA contenant un Intel® FPGA IP PLL avec une horloge de sortie qui n’est pas connectée.
Pour contourner ce problème, connectez l’horloge de sortie de la boucle de phase verrouillée (PLL) à la logique souhaitée ou retirez-la de l’instantiation du Intel® FPGA IP PLL.
Ce problème est résolu à partir de la version 12.1.1 du logiciel Quartus® II.