ID de l'article: 000081471 Type de contenu: Messages d'erreur Dernière révision: 04/03/2013

Erreur interne : sous-système : TIS_RC, fichier : /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, ligne : 584

Environnement

    Édition d'abonnement Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans les versions 12.0 et ultérieures du logiciel Quartus® II, vous pouvez constater cette erreur pendant le Fitter si votre conception cible une conception Stratix® V FPGA contenant un Intel® FPGA IP PLL avec une horloge de sortie qui n’est pas connectée.

Résolution

Pour contourner ce problème, connectez l’horloge de sortie de la boucle de phase verrouillée (PLL) à la logique souhaitée ou retirez-la de l’instantiation du Intel® FPGA IP PLL.

Ce problème est résolu à partir de la version 12.1.1 du logiciel Quartus® II.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V E

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