ID de l'article: 000081447 Type de contenu: Dépannage Dernière révision: 05/09/2012

Pourquoi les exigences de synchronisation des entrées PCI de mon Stratix® ou de ma Stratix conception GX ne sont-ils pas respectées ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Avec le compilateur PCI 3.2.0 et Quartus® II 4.1, il est possible que les conceptions PCI ne répondent pas aux exigences de synchronisation des entrées lorsque vous ciblez des périphériques Stratix ou Stratix GX. Pour une opération PCI à 66 MHz, les signaux d’entrée PCI doivent répondre à une exigence de configuration d’entrée (tsu) de 3 ns et à une exigence de prise (th) de 0 ns. Pour une opération PCI à 33 MHz, les signaux d’entrée PCI doivent répondre aux exigences de tsu de 7 ns et de 0 ns. Les défaillances de la configuration d’entrée affectent les conceptions nécessitant un fonctionnement à 66 MHz uniquement. Les défaillances de la prise peuvent affecter les conceptions nécessitant un fonctionnement à 66 MHz ou un fonctionnement à 33 MHz. La panne se produit lorsque des signaux d’entrée PCI (comme trdyn) contrôlent un registre de sortie PCI (comme LD) passant par deux niveaux de logique (deux EL). Pour obtenir le maximum de slack sur tsu Quartus II, les els doivent placer les deux el leur dans un bloc de batterie de logique (LAB) près du registre de sortie. Quartus II place la logique au bon emplacement 99 % du temps (cette analyse concerne le cœur lui-même). Le 1 % de panne est purement aléatoire. En général, 1 ou 2 chemins ne répondent pas aux exigences de tsu. La marge de panne pour tsu est généralement comprise entre 50 ps et 500 ps. En cas de panne, plusieurs chemins ne répondent pas aux exigences.

Pour respecter la synchronisation, suivez les étapes suivantes :

  1. Utilisez un fichier de contrainte fourni par Altera®

    Assurez-vous que vous utilisez correctement un fichier de contrainte Altera fourni. Pour plus d’informations, reportez-vous à l’Annexe B du Guide de l’utilisateur du compilateur PCI rév. 3.2.0.

  2. Changer l’ensemencement Quartus II Fitter

    La modification de l’ensemencement du fitter résout généralement la plupart des pannes de synchronisation. C’est la solution recommandée pour résoudre les pannes de synchronisation des entrées. La modification de l’ensemencement affecte la configuration de placement initiale et entraîne souvent des résultats différents en ce qui concerne l’ensemencement. Le Fitter Quartus II utilise l’ensemencement comme configuration de placement initial pour essayer d’optimiser les exigences de synchronisation de la conception. Comme chaque valeur d’ensemencement se traduit par une ajustement assez différent, vous pouvez essayer plusieurs graines pour essayer d’obtenir des résultats plus appropriés. L’ensemencement pour le placement initial est contrôlé par le paramètre d’ensemencement de la page Fitter Settings (Paramètres) de la boîte de dialogue Settings (menu Affectations). Par défaut, le Fitter Quartus II utilise une ensemencement de 1. Vous pouvez spécifier toute autre valeur non négative des entiers en tant que graines. Pour plus d’informations sur la modification des graines, reportez-vous au manuel de Quartus II ou à l’aide en ligne de Quartus II.

    La modification de l’ensemencement peut produire ou non un meilleur ajustement ; par conséquent, vous devrez peut-être essayer différentes graines afin que vous puissiez obtenir une meilleure ajustement. Une fois que la conception rencontre le timing, vous pouvez verrouiller l’ensemencement. Toutefois, toute modification apportée à la conception après le verrouillage de l’ensemencement peut à nouveau entraîner des pannes. Vous pouvez également utiliser l’Altera Design Space Explorer (DSE) pour balayer les paramètres de flux complexes, y compris l’ensemencement, dans le logiciel Quartus II afin d’optimiser les performances de conception. Pour plus d’informations sur L’Ete, reportez-vous au manuel quartus II ou à l’aide en ligne de Quartus II. Le reste du document fournit d’autres options que l’utilisateur peut essayer de résoudre les pannes de synchronisation d’entrée. Altera recommande que ces options soient essayées uniquement lors de la modification de l’ensemencement ne résout pas le problème.

  3. Spécifiez des exigences plus strictes en matière de tsu

    En cas de panne de tsu, vous pouvez spécifier une exigence de tsu plus rigoureuse sur l’entrée PCI défaillante. Par exemple, si le chemin tsu défectueux s’efface du signal PCI trdyn, changez l’exigence de tsu pour ce signal en 2,9 ns au lieu de 3.0 ns. L’exigence tsu peut être modifiée en sélectionnant la catégorie Timing (Synchronisation) dans la page de l’éditeur de affectation (menu Affectations) et en modifiant l’exigence tsu pour le signal trdyn.

  4. Augmentez le délai de production pour répondre aux exigences de synchronisation

    Le Stratix périphérique IOE comprend des retards programmables qui peuvent être activés pour garantir des temps de conservation zéro. Pour plus d’informations sur les retards programmables, veuillez consulter le manuel de Stratix. Par défaut, Quartus II n’inclut aucun retard d’entrée. L’option logique de Quartus II permettant d’augmenter le délai d’entrée est appelée « Réduire le retard d’entrée des cellules internes » et sa valeur doit être définie sur « grande ». Cette affectation peut être effectuée à l’aide de l’éditeur de devoirs et en sélectionnant la catégorie Options logiques. Cette cession logique doit être spécifiée à partir d’un signal d’entrée PCI vers un registre interne à l’intérieur du cœur. Autrement, cette cession d’option logique peut être effectuée directement à l’intérieur du . Fichier QSF. L’exemple suivant montre cette affectation effectuée à partir du signal d’entrée PCI irdyn vers un registre interne à l’intérieur du pci_mt32 cœur.

    set_instance_assignment -name STRATIX_DECREASE_INPUT_DELAY_TO_INTERNAL_CELLS 
    
       LARGE -from irdyn -to "pci_mt32:pci_mt32_inst\|pcimt32_t:trg\|LR_PXFR_r1"
    
    

  5. Utilisez LogicLock™ pour les défaillances de tsu

    L’utilisation de LogicLock est recommandée uniquement pour les utilisateurs expérimentés, car la procédure peut être compliquée. Comme expliqué précédemment, la panne de tsu se produit lorsqu’un signal d’entrée PCI (comme trdyn) contrôle un registre de sortie PCI (comme LD) passant par deux niveaux de logique (deux EL). Pour répondre à la synchronisation, vous pouvez créer une région LogicLock fixe et placer les 2 XE dans un laboratoire près du registre de sortie. Pour plus d’informations sur l’utilisation de LogicLock, reportez-vous à la documentation Quartus II.

  6. Utilisez LogicLock pour les th failures

    Afin de répondre à la th requirement, l’utilisateur peut créer une région LogicLock pour déplacer le registre d’entrée de la broche d’entrée.

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FPGA Stratix®
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